日前，国外大四学生@Sam Zeloof 制作了他的第二个自制硅集成电路Z2，单个芯片上有 1200 个晶体管，使用的技术与英特尔在 1970 年代制作第一批 CPU 时使用的技术相同。换而言之，他一个人在家完成了在 1970 年代需要整个公司才能完成的工作……
日前，国外大四学生@Sam Zeloof 却证实了自制小型集成电的可能性，他制作了他的第二个自制硅集成电路，具有 1200 个晶体管，使用的技术与英特尔在 1970 年代制作第一批 CPU 时使用的技术相同。
Zeloof 发文称表示2018 年，还是高中生的他在车库工厂制作了第一批自制集成电路。
现在，在 2021 年，成为大四学生的Zeloof 创造了他的第二台计算机，名为 Z2 的芯片。该芯片比 Z1 大几个数量级，单个芯片上有 1200 个晶体管，而 Z1 上只有 6 个。
与 Zeloof 的第一个设计相比，Z2 的效率也更高。通过从金属栅极工艺切换到多晶硅栅极工艺，他能够将芯片所需的电压输入从 10v 降低到仅 1v，从而显着降低了功耗。
相比之下，Intel 的 4004 CPU 有 2200 个晶体管，而 Z2 有 1200 个，并且采用相同的工艺构建。在 1970 年代需要整个公司才能完成的工作现在由一个人在自己的家中完成。
他的收益率并不完美，这是家庭实验室可以预料的。在他制造的 12 台 Z2 中，只有一台功能齐全，其余的功能约为 80%。所以还有更多的调整和优化要做。
Zeloof 已经证明，只要掌握了适量的知识，就可以在家中构建自己的集成电路，至少与1970 年代最好的一样，一个人在2021年做到了只有 1970 年代的整个公司才能做的事。
接下来看看他在制造过程中遇到了哪些有意思的故事，又做出了哪些思考与改良：
以前，我用金属栅极工艺制作芯片。
铝栅极与其下方的硅沟道有很大的功函数差异，从而导致高阈值电压 (>10V)。我在一些有趣的项目中使用了这些金属栅极晶体管，例如吉他失真踏板 和环形振荡器 LED 闪光灯， 但由于 Vth 高，这两个项目都需要一到两节 9V 电池来运行电路。通过切换到多晶硅栅极工艺，我获得了大量的性能优势（自对准栅极意味着更低的重叠电容），包括更低的 Vth，这使得这些芯片与 2.5V 和 3.3V 逻辑电平兼容。新型 FET 具有出色的特性：
NMOS 电气特性：
Vth = 1.1V
Vgs MAX = 8 V
Cgs = <0.9 pF
上升/下降时间 = <10 ns
开/关比 = 4.3e6
漏电流 = 932 pA (Vds=2.5V)
超低的漏电流让我特别惊讶。该值在室内环境照明中上升约 100 倍。
现在我们知道可以用不纯的化学品、没有洁净室和自制设备制造出真正好的晶体管。当然，产量和工艺可重复性会降低。我将进行更多测试以收集有关 FET 属性的统计数据和可变性的数据，但看起来不错！
该芯片很小，大约是我以前的 IC (2.4mm^2) 芯片面积的四分之一，这使得它难以探测。每个芯片上都有一个简单的 10×10 N 沟道 FET 阵列，这将为我提供大量特性数据。由于它是如此简单的设计，我能够使用 Photoshop 进行布局。10 个晶体管的列共享一个公共栅极连接，每行与相邻的晶体管串联在一起，共享一个源极/漏极端子。它类似于 NAND 闪存，但我这样做只是为了保持金属焊盘足够大，以便我可以合理地探测它们，如果每个 FET 都有 3 个焊盘，它们就太小了。
下面可以看到单个 10µm NMOS 晶体管，金属层有轻微的未对准（左侧触点的一部分未覆盖）。红色轮廓是多晶硅，蓝色是源极漏极。
到目前为止，我已经制作了一个运算放大器（Z1）和一个类似内存的阵列（Z2）。即使晶体管密度如此低，更有趣的电路肯定是可能的。这个过程需要一些调整，但现在我能够始终如一地制造高质量的晶体管，我应该能够设计更复杂的数字和模拟电路。测试每个芯片非常乏味，所以我试图自动化这个过程，然后我会发布更多数据。我已经制作了 15 个芯片（1,500 个晶体管）并且知道至少有一个功能齐全的芯片和至少两个“主要功能”的芯片，这意味着大约 80% 的晶体管工作而不是 100%。还没有合适的产量数据。最常见的缺陷是与体硅沟道短路的漏极或源极，而不是像我的 Z1 工艺那样的泄漏或短路栅极。
栅极层的轮廓仪扫描（y 轴为埃，x 轴为微米）
我之前说过，栅极曾经是由铝制成的，现在是硅，这使芯片工作得更好。我们关心的硅分为三种：非晶、多晶和单晶。从左到右，它们变得更导电，但也更难沉积。事实上，单晶硅不能沉积，你只能在与另一个单晶硅层接触的情况下生长它作为种子（外延）。由于栅极必须沉积在绝缘电介质的顶部，因此多晶硅是我们能做的最好的方法。我们无论如何都可以对多晶硅进行大量掺杂，以使其更具导电性。
2 个 FET 共享栅极 相邻共享源极漏极
典型的自对准多晶硅栅极工艺需要硅烷（一种有毒且易爆的气体）来沉积多晶硅层。也可以通过溅射或蒸发非晶硅并用激光退火. 这种 DIY 硅工艺的一个主要主题是规避昂贵、困难或危险的步骤。所以，我想出了一个修改过的流程。它是标准自对准方法的一种变体，允许通过高温扩散而不是离子注入进行掺杂。结果是，我可以购买一块硅晶片，上面已经从工厂沉积了多晶硅，并对其进行图案化以制造晶体管，而不是在过程中途将我自己的多晶硅放下。这是一个不错的短期解决方法，但最好使用上述激光退火方法设计多晶硅沉积工艺。
晶圆上已经沉积了各种材料，所以我只需要找到一个带有一层薄薄的 SiO2（栅极氧化物，~10nm），然后是更厚的多晶硅（300nm）。我在 eBay 上以 45 美元的价格找到了很多 25 200 毫米（EPI、prime、[1-0-0]、p 型）晶圆，这基本上是终身供应，所以如果你想要一个，请给我发电子邮件。栅极氧化物是最脆弱的层，在制造过程中需要最小心。由于我购买的晶圆上已经带有优质的氧化物，并被厚多晶硅层覆盖并保持清洁，因此我能够从过程中消除所有腐蚀性清洁化学品（硫酸等），并且仍然保持良好状态晶体管。下面列出了最少的过程化学品和工具。
家用多晶栅工艺中使用的化学品：
-水
-酒精
-丙酮
-磷酸
-光刻胶
-显影剂 (2% KOH) -N 型掺杂剂（filmtronics P509）
-HF (1%) 或 CF4/CHF3 RIE -HNO3 用于多晶蚀刻或 SF6 RIE
家用poly-gate工艺所用设备：
-电炉
-管式炉
-光刻设备
- 显微镜
-用于沉积金属的真空室
Z2“门先”工艺：
这里提到了一些过程的微妙之处，阅读这个推特线程。
这个过程并不理想，我想进行一些更改，使其与 CMOS 兼容，但它简化了制造并使其能够使用最少的工具集。1μm 介电层（橙色）理想情况下是 CVD SiO2（可以在家中构建 TEOS 氧化物反应器），但我使用了光刻胶。大多数光刻胶可以在 250°C 左右烘烤以形成坚硬的永久介电层，这是 CVD 或 PECVD 氧化物的简单替代品。这里也可以使用旋涂玻璃/溶胶凝胶。
巨大的复合材料缝模图像:
参考链接：
http://sam.zeloof.xyz/second-ic/
来源：EDN电子技术设计
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